外延(Epitaxy, 簡稱Epi)工藝是指在單晶襯底上生長一層跟襯底具有相同晶格排列的單晶材料，外延層可以是同質外延層(Si/Si)，也可以是異質外延層(SiGe/Si 或SiC/Si等)；同樣實現外延生長也有很多方法，包括分子束外延(MBE)，超高真空化學氣相沉積(UHV/CVD)，常壓及減壓外延(ATM & RP Epi)等等。本文僅介紹廣泛應用于半導體集成電路生產中襯底為硅材料的硅(Si)和鍺硅(SiGe)外延工藝。
根據生長方法可以將外延工藝分為兩大類(表1)：全外延(Blanket Epi)和選擇性外延(Selective Epi, 簡稱SEG)。工藝氣體中常用三種含硅氣體源：硅烷(SiH4)，二氯硅烷(SiH2Cl2, 簡稱DCS) 和三氯硅烷(SiHCl3, 簡稱TCS)；某些特殊外延工藝中還要用到含Ge和C的氣體鍺烷(GeH4)和甲基硅烷(SiH3CH3)；選擇性外延工藝中還需要用到刻蝕性氣體氯化氫(HCl)，反應中的載氣一般選用氫氣(H2)。
外延選擇性的實現一般通過調節外延沉積和原位(in-situ)刻蝕的相對速率大小來實現，所用氣體一般為含氯(Cl)的硅源氣體DCS，利用反應中Cl原子在硅表面的吸附小于氧化物或者氮化物來實現外延生長的選擇性；由于SiH4不含Cl原子而且活化能低，一般僅應用于低溫全外延工藝；而另外一種常用硅源TCS蒸氣壓低，在常溫下呈液態，需要通過H2鼓泡來導入反應腔，但價格相對便宜，常利用其快速的生長率（可達到5 um/min）來生長比較厚的硅外延層，這在硅外延片生產中得到了廣泛的應用。IV族元素中Ge的晶格常數(5.646A與Si的晶格常數(5.431A差別最小，這使得SiGe與Si工藝易集成。在單晶Si中引入Ge形成的SiGe單晶層可以降低帶隙寬度，增大晶體管的特征截止頻率fT(cut-off frequency)，這使得它在無線及光通信高頻器件方面應用十分廣泛；另外在先進的CMOS集成電路工藝中還會利用Ge跟Si的晶格常數失配(4%)引入的晶格應力來提高電子或者空穴的遷移率(mobility)，從而增大器件的工作飽和電流以及響應速度，這正成為各國半導體集成電路工藝研究中的熱點。由于本征硅的導電性能很差，其電阻率一般在200ohm-cm以上，通常在外延生長的同時還需要摻入雜質氣體(dopant)來滿足一定的器件電學性能。雜質氣體可以分為N型和P型兩類：常用N型雜質氣體包括磷烷(PH3)和砷烷(AsH3)，而P型則主要是硼烷(B2H6)。
硅及鍺硅外延工藝在現代集成電路制造中應用十分廣泛，概括起來主要包括：
1．硅襯底外延：硅片制造中為了提高硅片的品質通常在硅片上外延一層純凈度更高的本征硅；或者在高攙雜硅襯底上生長外延層以防止器件的閂鎖（latch up）效應。
2．異質結雙極晶體管（Hetero-junction Bipolar Transistor,簡稱HBT)基區(base)異質結SiGe外延(圖1)：其原理是在基區摻入Ge組分，通過減小能帶寬度,從而使基區少子從發射區到基區跨越的勢壘高度降低，從而提高發射效率γ, 因而，很大程度上提高了電流放大系數β。在滿足一定的放大系數的前提下，基區可以重摻雜，并且可以做得較薄，這樣就減少了載流子的基區渡越時間，從而提高器件的截止頻率fT (Cut-Off Frequency)，這正是異質結在超高速，超高頻器件中的優勢所在。
3．CMOS源(source)漏(drain)區選擇性Si/SiGe外延：進入90nm工藝時代后，隨著集成電路器件尺寸的大幅度減小，源漏極的結深越來越淺，需要采用選擇性外延技術 (SEG)以增厚源漏極(elevated source/drain)來作為后續硅化(silicide)反應的犧牲層(sacrificial layer) (圖2)，從而降低串聯電阻，有報道稱這項技術導致了飽和電流(Idsat)有15％的增加。
而對于正在研發中的65/45nm技術工藝，有人采用對PMOS源漏極刻蝕后外延SiGe層來引入對溝道的壓應力(compressive stress) (圖3)，以提高空穴(hole)的遷移率(mobility)，據報道稱實現了飽和電流(Idsat)35％的增加。
應變硅(strain silicon)外延：在松弛(relaxed)的SiGe層上面外延一層單晶Si，由于Si跟SiGe晶格常數失配而導致Si單晶層受到下面SiGe層的拉伸應力(tensile stress)而使得電子的遷移率(mobility)得到提升(圖4)，這就使得NMOS在保持器件尺寸不變的情況下飽和電流(Idsat)得到增大，而Idsat的增大意味著器件響應速度的提高，這項技術正成為各國研究熱點。
一般而言，一項完整的外延工藝包括3個環節：
首先，根據需要實現的工藝結果對硅片進行預處理，包括去除表面的自然氧化層及硅片表面的雜質，對于重攙雜襯底硅片則必須考慮是否需要背封(backseal)以減少后續外延生長過程中的自攙雜。
然后在外延工藝過程中需要對程式進行優化，如今先進的外延設備一般為單片反應腔，能在100秒之內將硅片加熱到1100℃以上，利用先進的溫度探測裝置能將工藝溫度偏差控制在2度以內，反應氣體則可通過質量流量計(MFC)來使得流量得到精準控制。在進行外延沉積之前一般都需要H2烘烤(bake)這一步，其目的在于原位(in-situ)去除硅片表面的自然氧化層和其他雜質，為后續的外延沉積準備出潔凈的硅表面狀態。
最后在外延工藝完成以后需要對性能指標進行評估，簡單的性能指標包括外延層厚度和電特性參數, 片內厚度及電特性均勻度(uniformity)，片與片間的重復性(repeatability)，雜質顆粒(particle)數目以及污染(contamination)；在工業生產中經常要求片內膜厚及電性的均勻度<1.5%(1σ)，對硅片廠家來說經常還要考查外延層的擴展電阻率曲線(SRP)以確定是否有污染存在及污染物雜質的量。特別地，對于SiGe工藝我們經常還需要測量Ge的含量及其深度分布，對于有攙雜的工藝我們還需要知道攙雜原子的含量及深度分布。另外晶格缺陷(defect)也是我們必須考慮的問題，一般而言，常常出現的有四種缺陷，包括薄霧(haze)，滑移線(slip line), 堆跺層錯(stacking fault) 和穿刺(spike)，這些缺陷的存在對器件性能有很大影響，可以導致器件漏電流增大甚至器件完全失效而成為致命缺陷(killer effect)。一般來講消除這些缺陷的辦法是檢查反應腔體漏率是否足夠低(<1mTorr/min)，片內工藝溫度分布是否均勻，承載硅片的基座或準備的硅片表面是否潔凈、平坦等。
經過外延層性能指標檢測以后我們還需要對外延工藝進一步優化，以滿足特定器件的工藝要求。
硅襯底外延：硅片制造中為了提高硅片的品質通常在硅片上外延一層純凈度更高的本征硅；或者在高攙雜硅襯底上生長外延層以防止器件的閂鎖（latch up）效應。
